次の表に、std_logic
および bit
への Verilog ステートのマップをリストします。
Verilog | std_logic | bit |
---|---|---|
Z | Z | 0 |
0 | 0 | 0 |
1 | 1 | 1 |
X | X | 0 |
注記: Verilog の駆動電流は無視されます。VHDL には、これに対応するマップがありません。
次の表に、Verilog ステートにマップされる VHDL 型 bit
をリストします。
bit | Verilog |
---|---|
0 | 0 |
1 | 1 |
次の表に、Verilog ステートにマップされる VHDL 型 std_logic
をリストします。
std_logic | Verilog |
---|---|
U | X |
X | X |
0 | 0 |
1 | 1 |
Z | Z |
W | X |
L | 0 |
H | 1 |
- | X |
Verilog では大文字/小文字が区別されるので、コンポーネント宣言で使用する関連付けおよびローカル ポート名は Verilog ポート名の大文字/小文字と一致している必要があります。