Verilog デザインにコンポーネントがインスタンシエーションされると、xelab コマンドによりコンポーネント名が Verilog ユニットとして処理され、ユニファイド論理ライブラリのユーザー指定のリストでユーザーの指定順に Verilog モジュールが検索されます。
- ユニットが見つかると、
xelabにより結合され、検索が停止します。 - 大文字/小文字を区別した検索で何も見つからない場合、
xelabにより、ユニファイド論理ライブラリのユーザー指定のリストでユーザーの指定順に、拡張識別子として構築された VHDL デザイン ユニット名が大文字/小文字を区別せずに検索され、最初に一致したものが選択されて検索が停止します。 -
xelabが 1 つのライブラリ特有の結合を見つけた場合は、その名前が選択されて検索が停止します。注記: 混合言語デザインの場合、Verilog モジュールでインスタンシエートされる VHDL エンティティへの関連付けに使用されるポート名では、常に大文字/小文字が区別されます。また、VHDL ジェネリックを変更するのにdefparam文は使用できないことにも注意してください。詳細は、混合言語シミュレーションの使用を参照してください。重要: VHDL レコード オブジェクト全体の Verilog オブジェクトへの接続はサポートされていません。