Vivado 統合設計環境 (IDE) では、次の言語がサポートされます。
- VHDL (『EEE Standard VHDL Language Reference Manual』 (IEEE-STD-1076-1993) を参照)
- Verilog (『IEEE Standard Verilog Hardware Description Language』 (IEEE-STD-1364-2001) を参照)
- SystemVerilog の合成可能なサブセット (『IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language』 (IEEE-STD-1800-2009) を参照)
- IEEE P1735 暗号化 (『Recommended Practice for Encryption and Management of Electronic Design Intellectual Property (IP)』 (IEEE-STD-P1735) を参照)
この付録では、Vivado シミュレータの混合言語アプリケーションおよび、Verilog、System Verilog、および VHDL サポートの例外をリストします。