Vivado シミュレータは、HDL イベント ドリブン シミュレータで、VHDL、Verilog、SystemVerilog (SV)、VHDL/Verilog または VHDL/SV 混合言語のデザインの論理およびタイミング シミュレーションをサポートします。
Vivado シミュレータでは、次の機能がサポートされます。
- ソース コード デバッグ (ステップ、ブレークポイント、現在値の表示)
- タイミング シミュレーション用の SDF アノテーション
- VCD 出力
- SAIF 出力 (電力解析および最適化用)
- HardIP ブロック (シリアル トランシーバーおよび PCIe® など) のネイティブ サポート
- マルチスレッド コンパイル
- 混合言語 (VHDL、Verilog,、または SystemVerilog デザイン コンストラクト)
- 1 クリックでシミュレーションを再コンパイルおよび再起動
- 1 クリックでコンパイルおよびシミュレーション
- ザイリンクス シミュレーション ライブラリのビルトイン サポート
- リアルタイムの波形アップデート
Vivado シミュレーションを実行する詳細な手順は、 『Vivado Design Suite チュートリアル: ロジック シミュレーション』 (UG937) を参照してください。