サブデザインのテストベンチ自動生成 - 2022.1 日本語

2021.2 以降では、新しい設計手法が Vivado シミュレータ (XSim) に導入され、言語に依存しないサブデザイン ユニットの現実的な論理テストベンチが作成されます。この設計手法は、現在のところ Verilog/VHDL/System Verilog およびこれらの言語の混在デザインに対応しています。この設計手法を使用するため、2 つの新しい Tcl コマンドが導入されました。実際のデザインにこの新しい設計手法を使用する方法については、この後のセクションで説明します。