シミュレータ言語オプションの理解 - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: ロジック シミュレーション (UG900)

Document ID
UG900
Release Date
2022-04-21
Version
2022.1 日本語

ほとんどのザイリンクス IP には 1 つの言語に対するビヘイビアー シミュレーション モデルしか提供されていないので、該当する言語のライセンスがない場合、その言語にロックされたシミュレータでのシミュレーションはディスエーブルになります。simulator_language プロパティを使用すると、IP で指定した言語のシミュレーション モデルが提供されます。たとえば、1 つの言語シミュレータを使用する場合は、simulator_language プロパティをシミュレータの言語と一致するように設定します。

Vivado Design Suite では、IP の合成ファイルを使用して言語専用の構造型シミュレーション モデルをオンデマンドで生成することにより、シミュレーション モデルを提供します。ビヘイビアー モデルがない場合や、言語がライセンス付与されたシミュレーション言語と異なる場合は、Vivado ツールで構造型シミュレーション モデルが自動的に生成され、シミュレーションが可能になります。これ以外の場合は、IP には既存のビヘイビアー シミュレーション モデルが使用されます。合成またはシミュレーション ファイルが存在しない場合、シミュレーションはサポートされません。

注記: [Generate Synthesized Checkpoint (.dcp)] がオフになっていると、simulator_language プロパティで言語専用のシミュレーション ネットリスト ファイルを提供できません。
  1. Flow Navigator で IP Catalog をクリックし、IP カタログを開きます。
  2. 該当する IP を右クリックし、Customize IP をクリックします。
  3. [Customize IP] ダイアログ ボックスで OK をクリックします。

次の図に示す [Generate Output Products] ダイアログ ボックスが開きます。

図 1. [Generate Output Products] ダイアログ ボックス

次の表に、simulator_language プロパティの機能を説明します。

表 1. simulator_language プロパティの機能
IP に含まれるシミュレーション モデル simulator_language の値 使用されるシミュレーション モデル
IP で VHDL および Verilog のビヘイビアー モデルを提供 Mixed ビヘイビアー モデル (target_language)
Verilog Verilog ビヘイビアー モデル
VHDL VHDL ビヘイビアー モデル
IP で Verilog ビヘイビアー モデルのみを提供 Mixed Verilog ビヘイビアー モデル
Verilog Verilog ビヘイビアー モデル
VHDL DCP から生成された VHDL シミュレーション ネットリスト
IP で VHDL ビヘイビアー モデルのみを提供 Mixed VHDL ビヘイビアー モデル
Verilog DCP から生成された Verilog シミュレーション ネットリスト
VHDL VHDL ビヘイビアー モデル
IP でビヘイビアー モデルが提供されない Mixed/Verilog/VHDL DCP から生成されたネットリスト (target_language)
  1. 可能であれば、ビヘイビアー シミュレーション モデルが構造型シミュレーション モデルよりも優先されます。Vivado ツールでは、使用可能なモデルに基づいて、ビヘイビアーまたは構造型モデルが自動的に選択されます。この自動選択は変更できません。
  2. どちらの言語もシミュレーションに使用できる場合は target_language プロパティを使用し、set_property target_language VHDL [current_project] のように指定します。
  3. Versal® デバイスでターゲット言語を VHDL に設定することはサポートされていません。これにより、シミュレーションでエラーが発生します。