タイミング ネットリストの生成 - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: ロジック シミュレーション (UG900)

Document ID
UG900
Release Date
2022-04-21
Version
2022.1 日本語

Verilog タイミング シミュレーションを使用すると、Vivado ツールでのワースト ケースの配置配線遅延の計算後に回路動作を検証できます。

多くの場合、論理シミュレーションで使用したのと同じテストベンチを使用して、さらに精度の高いシミュレーションを実行できます。

2 つのシミュレーションからの結果を比較し、デザインが最初に指定したとおりに実行されているかどうかを検証します。

タイミング シミュレーション ネットリストを生成する手順は、次のとおりです。

  1. デザインのシミュレーション ネットリスト ファイルを生成します。
  2. タイミング遅延すべてをアノテートした SDF 遅延ファイルを生成します。
    重要: Vivado IDE では、Verilog タイミング シミュレーションのみがサポートされます。
    ヒント: VHDL を使用する場合、合成後およびインプリメンテーション後の論理シミュレーションを実行できます。この場合、標準のデフォルト フォーマット (SDF) アノテーションは必要なく、シミュレーション ネットリストで UNISIM ライブラリが使用されます。ネットリストは write_vhdl Tcl コマンドを使用して作成できます。詳細は、 『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835) を参照してください。

タイミング シミュレーション ネットリストを生成するには、次の Tcl 構文を使用します。

write_verilog -mode timesim -sdf_anno true <Verilog_Netlist_Name>