合成済みまたはインプリメント済みデザインのシミュレーションを実行するには、ネットリスト生成プロセスを実行する必要があります。Tcl のネットリスト生成コマンドは合成済みまたはインプリメント済みデザイン データベースを使用し、デザイン全体に対して 1 つのネットリストを生成します。
Vivado Design Suite では、IDE または launch_simulation コマンドを使用してシミュレータを実行すると、ネットリストが自動的に生成されます。
ネットリスト生成コマンドでは、SDF およびデザイン ネットリストを生成できます。Vivado Design Suite では、次の Tcl コマンドが提供されています。
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write_verilog: Verilog ネットリスト -
write_vhdl: VHDL ネットリスト -
write_sdf: SDF 生成
ヒント: SDF 値は、デザイン プロセスの早期 (合成中など) では見積もりにすぎません。デザイン プロセスが進むと、データベースにより多くの情報が含まれるようになり、タイミング値の精度も上がります。