HDL デザインで生成されるメッセージ数が非常に多い場合 ($display Verilog システム タスクや、report VHDL 文により生成されるものなど)、Tcl コンソールおよびログ ファイルに出力されるメッセージ文の量を制限できます。これにより、コンピューターのメモリやディスク容量を節約できます。これには、-maxlogsize オプションを使用します。
- Flow Navigator で SIMULATION を右クリックし、Simulation Settings をクリックします。
-
Settings ダイアログ ボックスで、
xsim.simulate.xsim.more_optionsの横に-maxlogsize <size>(<size>はテキスト出力の最大量 (MB)) を追加します。