混合言語デザインでは、次のセクションで説明するように、Verilog/SV モジュールを VHDL アーキテクチャに、または VHDL コンポーネントを Verilog/SV モジュールにインスタンシエートできます。
ポート タイプが一致しているかどうかは、ポート マップおよびサポートされるポート型を参照してください。
VHDL デザイン ユニットへの Verilog モジュールのインスタンシエーション
- VHDL コンポーネントを、インスタンシエートする Verilog モジュールと同じ名前 (大文字と小文字の区別も含む) で宣言します。次に例を示します。
COMPONENT MY_VHDL_UNIT PORT ( Q : out STD_ULOGIC; D : in STD_ULOGIC; C : in STD_ULOGIC ); END COMPONENT;
- 名前または位置の関連付けを使用し、Verilog モジュールをインスタンシエートます。次に例を示します。
UUT : MY_VHDL_UNIT PORT MAP( Q => O, D => I, C => CLK);
Verilog/SV デザイン ユニットへの VHDL コンポーネントのインスタンシエーション
Verilog/SV デザイン ユニットに VHDL コンポーネントをインスタンシエートするには、VHDL コンポーネントを Verilog/SV モジュールのようにインスタンシエートする必要があります。
次に例を示します。
module testbench ;
wire in, clk;
wire out;
FD FD1(
.Q(Q_OUT),
.C(CLK);
.D(A);
);