Vivado Design Suite では、論理シミュレーション用に Verilog または VHDL 構造ネットリストを生成できます。このネットリストは、シミュレーションをタイミング情報なしで実行し、構造ネットリストのビヘイビアーが予測されるビヘイビアー モデル (RTL) シミュレーションと一致するかどうかをチェックするのに使用されます。
論理シミュレーション ネットリストは階層構造で、モジュールまたはエンティティ レベル (プリミティブおよびマクロ プリミティブを含む下位階層) に展開可能なネットリストです。
これらのプリミティブは、次のライブラリに含まれます。
- Verilog シミュレーションの場合は UNISIMS_VER シミュレーション ライブラリ
- VHDL シミュレーションの場合は UNISIM シミュレーション ライブラリ
多くの場合、ビヘイビアー シミュレーションで使用したのと同じテストベンチを使用して、さらに精度の高いシミュレーションを実行できます。
Verilog および VHDL の論理シミュレーション ネットリストを生成するには、次の Tcl コマンドを使用します。
write_verilog -mode funcsim <Verilog_Netlist_Name.v>
write_vhdl -mode funcsim <VHDL_Netlist_Name.vhd>