1 ビット レジスタの名前 - 2022.1 日本語

デフォルトのレジスタ名は、RTL の信号名に「_reg」という接尾辞が付いた名前になります。

たとえば、VHDL および Verilog で次のように定義されている信号の場合、エラボレーション中に生成されるインスタンス名は wbDataForInputReg_reg になります。

VHDL: signal wbDataForInputReg : std_logic; Verilog: reg wbDataForInputReg;

次の図は、このレジスタの回路図とそのピンを示しています。レジスタ インスタンスまたはそのピンに制約を定義できます。