I/O 遅延の制約について - 2022.1 日本語

デザインの外部タイミングを正確に記述するには、入力ポートおよび出力ポートのタイミング情報を指定する必要があります。ザイリンクス Vivado® 統合設計環境 (IDE) では FPGA 内のタイミング情報のみが認識されるので、デバイス外部に存在する遅延値は次のコマンドを使用して指定する必要があります。

• set_input_delay
• set_output_delay