Timing Constraints ウィザードでは、合成済みまたはインプリメント済みのデザインに不足しているタイミング制約が検出されます。 『ザイリンクス FPGA および SoC 用 UltraFast 設計手法ガイド』 (UG949) の推奨事項に従っていることを確認するため、ネットリスト、クロック ネットの接続性、および既存のタイミング制約が解析されます。制約の 3 つのカテゴリについてウィザードの 11 ページで解析され、最後にサマリ ページが表示されます。ウィザードには、次のステップが含まれます。
- クロック
- プライマリ クロック
- 生成クロック
- フォワード クロック
- 外部フィードバック遅延
- 入力および出力ポート
- 入力遅延
- 出力遅延
- 組み合わせ遅延
- クロック乗せ換え
- 物理的に排他的なクロック グループ
- 論理的に排他的なクロック グループ (クロック関連性なし)
- 論理的に排他的なクロック グループ (相互作用あり)
- 非同期クロック乗せ換え
- 制約サマリ
各ステップで、推奨された制約を追加するか、推奨された各制約をオン/オフにしてリストを変更できます。ただし、ウィザードの最初の方のページで推奨された制約をオフにすると、後のページで不足している制約が検出されなくなることがあります。たとえば、あるクロックの作成をオフにすると、そのクロックまたはそのクロックから自動生成されるクロックを基準とする制約は検出されず、推奨されなくなります。
ウィザードの最後のページには、作成される制約のサマリが表示されます。各ハイパーリンクをクリックすると、制約の詳細が表示されるか、ウィザード後に [Timing Constraints] ウィンドウでその新しい制約が表示されるようになります。
Finish をクリックするときに、次の推奨レポートが生成されるように選択することもできます。
- [Create Timing Summary report]
- check_timing レポートに加え、新しい制約を使用したタイミング スラックがレポートされます。入力した周期または I/O 遅延制約を満たすのが困難な場合は、タイミング違反が表示されることがあります。
- [Create Check Timing report]
-
check_timingコマンドを実行して不足している制約または不適切な制約が特定されます。 - [Create DRC Report using only Timing Checks]
- このレポートは、タイミング DRC を実行します。
Timing Constraints ウィザードで、適切にタイミング解析できない危険な状況を発生させる制約が推奨されることはありません。また、デザインをメモリに読み込んだときに既に存在している不適切な制約は、ウィザードでは修正されません。ただし、Vivado Design Suite をプロジェクト モードで使用し、不足しているクロックをすべて作成することにより、無効だった制約が有効になることがあります。詳細は、制約の処理順と無効な制約 を参照してください。ウィザードの終了後に check_timing または report_drc を実行して制約の問題がレポートされる場合、ソース XDC ファイルに既に存在していた制約が原因であることがほとんどなので、ウィザードを使用するのではなく、直接問題を解決する必要があります。