set_input_delay コマンドのオプションの使用 - 2022.1 日本語

次の例では、set_input_delay コマンドのオプションの典型的な使用方法を示します。入力遅延制約の設計手法に関する追加情報は、 『ザイリンクス FPGA および SoC 用 UltraFast 設計手法ガイド』 (UG949) のこのセクションを参照してください。

入力遅延の例 1

次の例では、定義済みの sysClk に対して、最小遅延解析および最大遅延解析の両方の解析に使用する入力遅延を定義しています。

> create_clock -name sysClk -period 10 [get_ports CLK0]
> set_input_delay -clock sysClk 2 [get_ports DIN]

入力遅延の例 2

次の例では、前に定義した仮想クロックに対して入力遅延を定義します。

> create_clock -name clk_port_virt -period 10
> set_input_delay -clock clk_port_virt 2 [get_ports DIN]

入力遅延の例 3

次の例では、sysClk に対して min 解析と max 解析用に異なる入力遅延を定義します。

> create_clock -name sysClk -period 10 [get_ports CLK0]
> set_input_delay -clock sysClk -max 4 [get_ports DIN]
> set_input_delay -clock sysClk -min 1 [get_ports DIN]

入力遅延の例 4

I/O ポート間の完全な組み合わせパスに制約を設定するには、定義済みの仮想クロックに対して I/O ポートに入力遅延および出力遅延を定義します。

次の例では、DIN ポートと DOUT ポート間の組み合わせパスに 5 ns (10 ns - 4 ns - 1 ns) の制約を設定しています。

> create_clock -name sysClk -period 10
> set_input_delay -clock sysClk 4 [get_ports DIN]
> set_output_delay -clock sysClk 1 [get_ports DOUT]

Timing Constraints ウィザードを使用して組み合わせパスに制約を設定する方法については、[Combinatorial Delays] ページを参照してください。

入力遅延の例 5

次の例では、DDR クロックに対して入力遅延値を定義します。

> create_clock -name clk_ddr -period 6 [get_ports DDR_CLK_IN]
> set_input_delay -clock clk_ddr -max 2.1 [get_ports DDR_IN]
> set_input_delay -clock clk_ddr -max 1.9 [get_ports DDR_IN] -clock_fall -add_delay
> set_input_delay -clock clk_ddr -min 0.9 [get_ports DDR_IN]
> set_input_delay -clock clk_ddr -min 1.1 [get_ports DDR_IN] -clock_fall -add_delay

この例では、デバイス外にある clk_ddr クロックの立ち上がりエッジおよび立ち下がりエッジの両方でデータが送信されてから、クロックの立ち上がりエッジおよび立ち下がりエッジの両方で動作する内部フリップフロップのデータ入力までの制約が作成されます。

入力遅延の例 6

この例では、STARTUPE3 からファブリックまでのパスのタイミングを解析するため、STARTUPE3 の内部ピン (UltraScale+ デバイス) にクロックと入力遅延を指定しています。

> create_generated_clock -name clk_sck -source [get_pins -hierarchical*axi_quad_spi_0/ext_spi_clk] [get_pins STARTUP/CCLK] -edges {3 5 7}
> set_input_delay -clock clk_sck -max 7 [get_pins STARTUP/DATA_IN[*]] -clock_fall
> set_input_delay -clock clk_sck -min 1 [get_pins STARTUP/DATA_IN[*]] -clock_fall

STARTUPE3 のタイミング制約の詳細は、 『AXI Quad SPI LogiCORE IP 製品ガイド』 (PG153) を参照してください。