Vivado IDE では、クロック グループ制約またはフォルス パス制約が指定されていなければ、デフォルトで、デザインに含まれるすべてのクロック間のパスのタイミングが解析されます。set_clock_groups コマンドを使用すると、クロック グループ間のタイミング解析がディスエーブルになります。同じグループ内のクロック間のタイミング解析はディスエーブルになりません。set_false_path 制約とは異なり、タイミングはクロック間の両方向で無視されます。
複数のクロック グループを指定するには、-group オプションを複数回使用します。グループ内のクロックがどれもデザインに含まれない場合、そのグループは空になります。set_clock_groups 制約は、少なくとも 2 つのグループが有効で、空ではない場合にのみ有効です。1 つのグループだけが有効でその他すべてのグループが空の場合は、set_clock_groups 制約は適用されず、エラー メッセージが表示されます。
[Schematic] ウィンドウまたは [Report Clock Networks] コマンドを使用してクロック ツリーのトポロジを表示し、どのクロック間のタイミング解析をディスエーブルにする必要があるかを確認してください。また、[Report Clock Interaction] コマンドを使用して、2 つのクロック間の既存の制約を確認したり、同じプライマリ クロックを共有しているか (既知の位相関係がある) を判断したり、共通周期のないクロックを特定できます。
注意:
2 つのクロック間のタイミング解析を無視しても、それらのクロック間のパスがハードウェアで正しく機能するとは限りません。メタステーブル状態にならないようにするため、これらのパスに再同期化回路または非同期データ転送プロトコルがあることを確認してください。