クロック エッジは、ボードおよび FPGA を伝搬した後、ある遅延でデスティネーションに到達します。この遅延は、通常次のもので表されます。
- ソース レイテンシ (クロック起点の前、通常デバイス外の遅延)
- ネットワーク レイテンシ
ネットワーク レイテンシによる遅延 (挿入遅延) は、自動的に見積もられるか (配線前)、正確に算出 (配線後) されます。
ザイリンクス以外のタイミング エンジンを使用している場合は通常、クロック ツリーの伝搬遅延が算出されるようにするため、set_propagated_clock
という SDC コマンドを使用する必要があります。Vivado ツールではこのコマンドは必要ありません。クロック伝搬遅延はデフォルトで算出されます。
- すべてのクロックが伝搬クロックとして処理されます。
- 生成クロックのレイテンシには、マスター クロックの挿入遅延と、その生成クロックのネットワーク レイテンシが含まれます。
ザイリンクス FPGA では、set_clock_latency
コマンドを使用して、デバイス外のクロック レイテンシを指定してください。
set_clock_latency の例
# Minimum source latency value for clock sysClk (for both Slow and Fast corners) set_clock_latency -source -early 0.2 [get_clocks sysClk]
# Maximum source latency value for clock sysClk (for both Slow and Fast corners) set_clock_latency -source -late 0.5 [get_clocks sysClk]