Vivado 合成では、デザインの RTL 記述が、テクノロジにマップされたネットリストに変換されます。このプロセスは複数の段階で実行され、多数のタイミング ドリブン最適化が実行されます。
ザイリンクス FPGA には、用途が多岐にわたるロジック機能が多数含まれています。インプリメンテーションの最後ですべてのデザイン要件が満たされるようにするため、制約を使用して合成エンジンに指示を与える必要があります。
Vivado IDE 合成の制約には、次の 4 種類があります。
Vivado 合成では、デザインの RTL 記述が、テクノロジにマップされたネットリストに変換されます。このプロセスは複数の段階で実行され、多数のタイミング ドリブン最適化が実行されます。
ザイリンクス FPGA には、用途が多岐にわたるロジック機能が多数含まれています。インプリメンテーションの最後ですべてのデザイン要件が満たされるようにするため、制約を使用して合成エンジンに指示を与える必要があります。
Vivado IDE 合成の制約には、次の 4 種類があります。