[Check Timing] セクション - 2022.1 日本語

不足しているタイミング制約や、制約に問題のあるパスに関する情報を示します。タイミング サインオフには、すべてのパスの終点に制約が設定されている必要があります。

制約定義の詳細は、 『Vivado Design Suite ユーザー ガイド: 制約の使用』 (UG903) を参照してください。

[Check Timing] セクションをスタンドアロンのレポートとして生成するには、次のいずれかを実行します。

• Reports > Timing > Check Timing をクリックします。
• Tcl の check_timing コマンドを実行します。

check_timing を Tcl コンソールから実行する際、-cells オプションを使用してレポート範囲を 1 つまたは複数の階層セルに指定できます。このオプションは、GUI の [Check Timing] からは指定できません。Vivado Design Suite 2018.1 では、loops および latch_loops カテゴリは指定できなくなっています。

前の図に示すデフォルトで実行されるチェックのリストは、次のとおりです。

• pulse_width_clock: セットアップまたはホールド チェック、リカバリ チェック、リムーバル チェック、clk > Q チェックが関連付けられておらず、パルス幅チェックのみが関連付けられているクロック ピンをレポートします。
• no_input_delay: 入力遅延制約が設定されていないクロック以外の入力ポート数を示します。
• no_clock: 定義されたタイミング クロックが供給されていないクロック ピンの数を示します。定数クロック ピンもレポートされます。
• constant_clock: 定数信号 (gnd、vss、data) に接続されているクロック信号を確認します。
• unconstrained_internal_endpoints: 出力ポートを除く、タイミング要件のないパスの終点数を示します。これは、no_clock チェックでもレポートされる不足しているクロック定義にも直接関係しています。
• no_output_delay: 出力遅延制約が設定されていないクロック以外の出力ポート数を示します。
• multiple_clock: 複数のタイミング クロックが到達するクロック ピンの数を示します。この状況は、クロック ツリーにクロック マルチプレクサーがある場合に発生することがあります。同じクロック ツリーを共有するクロックは、デフォルトではタイミング関係があるものとしてタイミング解析が実行されますが、これは現実的なタイミング状況を表していません。クロック ツリーに一度に存在させることができるクロックは、1 つのみです。

  クロック ツリーにマルチプレクサーが存在するべきでない場合は、複数のクロックがどのように特定のクロック ピンに到達しているか、それはなぜかを理解するため、クロック ツリーを調べてください。

• generated_clocks: 同じクロック ツリーにないマスター クロック ソースを基準とする生成クロックの数を示します。この状況は、マスター クロックの起点と生成クロックの起点の間の論理パスでタイミング アークがディスエーブルになっている場合に発生することがあります。このチェックは、-edges オプションで指定されている場合、生成クロックの個々のエッジにも適用されます。論理パスのユネイト性 (反転/非反転) は、マスター クロックと生成クロック間のエッジ関係に一致している必要があります。
• loops: デザインで検出された組み合わせループの数を示します。ループは、タイミングをレポートするため Vivado IDE タイミング エンジンにより自動的に分解されます。
• partial_input_delay: 最小入力遅延制約または最大入力遅延制約のいずれかしか設定されていない、クロック以外の入力ポートの数を示します。これらのポートは、セットアップ解析とホールド解析の両方にはレポートされません。
• partial_output_delay: 最小出力遅延制約または最大出力遅延制約のいずれかしか設定されていない、クロック以外の出力ポートの数を示します。これらのポートは、セットアップ解析とホールド解析の両方にはレポートされません。
• latch_loops: デザインにラッチを通過するループがあるかどうかをチェックします。これらのループは組み合わせループとしてはレポートされず、同じパス上の借りることのできるラッチ時間の算出に影響します。