カテゴリ 1: タイミング - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: デザイン解析およびクロージャ テクニック (UG906)

Document ID
UG906
Release Date
2022-05-04
Version
2022.1 日本語
  • タイミング解析: [Path Type] はタイミング解析タイプ ([SETUP] (セットアップ) または [HOLD] (ホールド))、[Requirement] はタイミング パス要件を示します。[Slack] は、タイミング制約によるタイミング解析に基づいてタイミング パス要件が満たされているかどうかを示します。[Timing Exception] は、マルチサイクル パスや最大遅延などのタイミング例外がタイミング パスに適用されているかを示します。

    パス要件のチェックは通常、不足しているタイミング制約や問題のあるタイミング制約をデバッグする際の最初の手順です。

    • セットアップ要件が 4 ns 未満のパスは、特にクロック乗せ換えパスの場合は、デザインでそれが正しいかどうかを確認する必要があります。
    • セットアップ要件が 2 ns 未満のパスは要件を満たすことが困難であり、特に従来のアーキテクチャでは回避する必要があります。
    • 通常セットアップ要件が小さい場合、タイミング例外制約が不足していないかどうかと、ソースおよびデスティネーション クロック エッジを確認してください。タイミング解析では、タイミング例外制約が設定されていない場合は、ソース クロック エッジとデスティネーション クロック エッジの正の最小差が使用されます。
    • 正のホールド パス要件は一般的でなく満たすことが難しいので、見直す必要があります。正のホールド パス要件がある場合、マルチサイクル パス制約をセットアップ解析用にのみ設定してホールド解析用には設定し忘れていないかどうかを確認してください。また、ソース クロックとデスティネーション クロックの関係が正しいことも確認してください。
  • データパス: [Path Delay] はデータパス遅延の合計、[Logic Delay] はロジック セル遅延、[Net Delay] はネット遅延を示します。
    • [Logic Delay] が合計データパス遅延に占める割合が高い場合は (50% 以上など)、データパス ロジックの深さおよびロジック パス上のセルのタイプを確認し、RTL または合成オプションを変更してパスのロジック段数を削減するか、遅延の小さいセルを使用することをお勧めします。
    • [Requirement] が妥当であるセットアップ パスで [Net Delay] の合計パス遅延に占める割合が高い場合は、このセクションにリストされているパスの物理特性およびプロパティ特性を解析することをお勧めします。[High Fanout] および [Cumulative Fanout] 特性を見ると、パスの一部のネットのファンアウトが大きいために配置の問題が発生している可能性があるかを確認できます。また、ホールド違反修正の迂回路 (Hold Fix Detour) 特性から、パスでホールド違反が発生していないかどうかを確認してください。
    重要: LUT 入力ピンの遅延特性は異なります。インデックス番号の大きい物理ピン (サイト ピン) の方が、インデックス番号が小さい物理ピンよりも高速です。7 シリーズ デバイスと UltraScale デバイスの LUT 遅延のレポートは異なるので注意してください。7 シリーズ デバイスでは、LUT 遅延の変数部分は LUT 前のネット遅延の一部としてレポートされます。UltraScale デバイスでは、LUT 遅延の変数部分はロジック遅延としてレポートされます。そのため、7 シリーズ デバイスの Net Delay/Logic Delay の比は UltraScale デバイスの比よりも大きくなります。
  • クロック: [Start Point Clock]、[End Point Clock]、[Clock Relationship]、および [Clock Skew] は、タイミング パス クロックに関する情報を示します。[Start Point Clock] はタイミング パスのソース クロック、[Endpoint Clock] はデスティネーション クロックを示します。
    • [Clock Relationship] が正しいことを確認してください。クロック内パスまたは同期クロック乗せ換えパスに対しては、「Safely Timed」と示されます。[Requirement] および [Clock Skew] が妥当なものであることを確認する必要があります。非同期クロックに対しては、「No Common Primary Clock」、「No Common Period」、「No Common Node」、または「No Common Phase」と示されます。非同期クロック乗せ換えパスには、タイミング例外を適用する必要があります ([Timing Exception] の値を確認)。
    • [Clock Skew] が妥当であることを確認します。クロック スキューを解析する際は、カスケード接続されたクロック バッファーのクロック ツリー構造を確認します。7 シリーズ デバイスでは、ソース クロックおよびデスティネーション クロックの異なるクロック バッファー タイプを確認します。UltraScale デバイスでは、クロック ネットの配置および配線はロジック ロードの配置によって異なるので、クロック ネットの配置および配線を調べる必要がある場合があります。クロック領域の境界または I/O 列をまたぐと、クロック スキューが大きくなることがありますが、これは予測されることです。
    注記: report_design_analysis コマンドで生成されるタイミング特性のほとんどは、タイミング レポートに示されます。