カテゴリ 2: ロジック - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: デザイン解析およびクロージャ テクニック (UG906)

Document ID
UG906
Release Date
2022-05-04
Version
2022.1 日本語
  • パス: [Start Point Pin Primitive]、[End Point Pin Primitive]、[Start Point Pin]、[End Point Pin]、[Logic Levels]、[Logical Path]、および [Routes] には、タイミング パスの基本的な情報が含まれます。
    • [Start Point Pin Primitive] はタイミング パスの始点、[End Point Pin Primitive] は終点を示します。[Start Point Pin Primitive] と [End Point Pin Primitive] がタイミング パスの正しい始点および終点であることを確認します。[Start Point Pin] および [End Point Pin] は、典型的なタイミング レポートのヘッダーに示される実際のタイミング パス ピンの始点と終点を示します。

    CLRPRERSTCE などの終点ピンは、非同期リセットやクロック イネーブル信号などの制御信号のファンアウトの大きいネットの一部である可能性があるので、確認します。また、ブロック RAM や DSP などの一部のプリミティブは Clock-to-Q 遅延およびセットアップ/ホールド要件がほかのセルよりも大きいので、セルのタイプも確認してください。これらがパスに存在すると、パス タイミング バジェットのかなりの部分が消費される可能性があります。

    • [Logic Levels] はロジック段数、[Logical Path] はデータパスに含まれるプリミティブのタイプを示します。[Routes] はデータパス内の配線可能なネット数を示します。この情報を使用すると、ロジック段数が大きい原因が LUT であるのか、LUT/CARRY/MUXF セルの組み合わせであるのかをすばやく確認できます。通常 CARRY および MUXF セルは遅延がゼロまたは非常に小さい専用配線を使用するネットに接続されますが、LUT 入力は常にファブリックを介して配線する必要があります。

    パスに含まれるのがほとんど LUT である場合は、そのサイズを確認することも重要です。小型の LUT (LUT6 でないもの) が複数チェーン接続されている理由と、合成でロジック段数を削減可能な LUT6 が使用されない原因を把握するようにしてください。KEEPDONT_TOUCHMARK_DEBUG などのプロパティが使用されていたり、マップ効率に影響するパスにファンアウトが中から大のネットがある可能性があります。

    解析の結果に基づいて、RTL ソースを変更するか、RTL の属性を追加または変更するか、異なる合成設定を使用して、パス上の LUT の数を削減します。また、-remap コマンドの opt_design オプションを使用すると、LUT を再度最適化して小型の LUT の一部を削除できる可能性があります。

  • セル: データパスの DSP ブロックおよび BRAM の存在。RAMB または DSP からのパスに出力レジスタがなく、ロジック レベルが数段の場合、タイミングを満たすのが困難になります。これらのパスのタイミング要件を満たすのが困難な場合は、デザインを変更して RAMB または DSP の出力レジスタを使用することを考慮してください。