Vivado 配線では、セットアップよりもホールドの修正が優先されます。これは、セットアップが少しの差で満たされていない場合でも、デザインはラボ環境では機能することがあるからです。クロック周波数を下げることはいつでもできます。ホールド違反があると、通常デザインは機能しません。
ほとんどの場合は配線でセットアップに影響を与えずにホールド タイミングを満たすことができますが、デザインや制約にエラーがあるために、ホールド タイミングを満たすことによりセットアップ タイムに大きく影響するがことがあります。set_multicycle_path が指定されていない不適切な -hold 制約により、不適切なホールド チェックが実行されたり、過剰なクロック スキューによりホールド要件が大きくなることがあります。この場合、該当する回路でクロック アーキテクチャを確認することをお勧めします。詳細は、
『ザイリンクス FPGA および SoC 用 UltraFast 設計手法ガイド』 (UG949) のこのセクションを参照してください。
これは、デザインのセットアップ タイミングが配置後には満たされたが、配線後に満たされなかった場合に発生することがあります。report_design_analysis コマンドを -show_all オプションを指定して実行すると、ホールド違反を修正するために配線で追加された配線の迂回路が原因で発生したパス遅延を確認できます。次の図に示す report_design_analysis レポートの例には、ホールド違反修正のために配線でタイミング パスに追加された遅延 (ps) を示す [Hold Fix Detour] 列が表示されています。
ホールド違反の修正がタイミング クロージャに影響していると考えられる場合は、次のいずれかの方法を使用して確認できます。