ザイリンクス FPGA デバイスには、専用クロック配線ツリーやクロック調整ブロック (CMB) などのアドバンス クロック リソースが含まれます。一部の CMB では、位相ロック ループ回路 (PLL または MMCM プリミティブに含まれる) を使用することにより、クロック ツリーの挿入遅延を補正できます。補正量は、PLL のフィードバック ループに存在する挿入遅延に基づきます。多くの場合、フィードバック ループを含め、同じタイプのバッファーの複数のクロック ツリーが PLL (または MMCM) で駆動されます。大型のデバイスでは、すべてのクロック ツリー分岐の挿入遅延がフィードバック ループ遅延に一致するとは限りません。フィードバック ループの遅延がソースまたはデスティネーション クロック遅延よりも大きい場合、PLL で駆動されるクロックが過剰に補正されることになります。この場合、CPR の符号が変わり、スラック値からスキューの見積もりの良い部分が効果的に削除されます。これは、解析中にタイミング パス クロックの共通ノードに誤ったスキューがないようにするために必要です。
推奨: タイミング解析では CPR 補正を常に使用し、スラックを正確なものにし、サインオフ用のタイミングのクオリティを保持してください。