Versal® ACAP アーキテクチャの AXI4 Debug Hub は、CIPS の AXI4 マスター インターフェイスと次のような Vivado ハードウェア デバッグ コアの AXI4-Stream インターフェイス間のインターフェイスを提供する IP コアです。
- ILA (Integrated Logic Analyzer)
- VIO (Virtual Input/Output)
- ソフト メモリ IP
注記:
Versal デバイスでは、AXI4 Debug Hub を IP として手動でインスタンシエートしたり、以前のアーキテクチャ同様、
opt_design 中に自動的に挿入したりできます。