Integrated Bit Error Ratio Tester (IBERT) Serial Analyzer デザインを使用すると、インシステム シリアル I/O の検証およびデバッグが可能になります。この機能を使用すると、FPGA ベース システムの高速シリアル I/O リンクを計測および最適化できます。単純なクロックや接続の問題から複雑なマージン解析およびチャネル最適化の問題まで、さまざまなインシステム デバッグおよび検証の問題を解決するには、ザイリンクスでは BERT Serial Analyzer デザインを使用することをお勧めします。
受信信号にレシーバー イコライゼーションが適用された後の信号の質を計測する場合にも、ザイリンクスでは IBERT Serial Analyzer デザインの使用をお勧めします。これにより、TX から RX へのチャネルの最適なポイントが計測され、実際の正しいデータを取得できます。このデザインには、IP カタログから IBERT コアを選択、設定、生成して、このコアの Open Example Design を選択するとアクセスできます。IBERT コアの詳細および Vivado Design Suite での使用方法は、シリアル I/O ハードウェア デバッグ フロー および ハードウェアでのシリアル I/O デザインのデバッグ を参照してください。