Versal® ACAP では、IBERT の使用に必要なロジックが GTY トランシーバー アーキテクチャに組み込まれているので、IBERT IP を生成する必要はありません。GTY トランシーバーを使用するデザインはすべて、シリアル I/O ハードウェア デバッグで使用できます。Versal シリアル I/O ハードウェア デバッグ フローには、次の 2 つの段階があります。
- デザインの作成。通常は Versal ACAP トランシーバー ウィザードまたは Versal IBERT コンフィギャラブル サンプル デザインを Vivado® で使用して、デバイスの GTY トランシーバーを使用するデザインをカスタマイズおよび生成します。
- シリアル I/O 解析。Vivado ハードウェア マネージャーを使用してデザインに含まれる GTY トランシーバー IP にアクセスし、高速シリアル I/O リンクの問題をデバッグおよび検証します。
注記:
Versal IBERT では、PRBS などの内部パターン ジェネレーターや、デザインからのユーザー データを使用できます。このため、In-System IBERT コアは Versal デバイスではサポートされていません。In-System IBERT と同様の機能を得るには、パターンをユーザー データに変更します。
注記:
Versal IBERT ではレート変更は現在サポートされていません。また、Vivado シリアル I/O 解析外部のトランシーバー ウィザードで
PIN_EN ピンなどの信号を駆動することは、予期しない結果になる可能性があるため、推奨されません。詳細は、 『Versal ACAP Transceivers Wizard LogiCORE IP 製品ガイド』 (PG331) を参照してください。