デザイン ハブ - 2022.1 日本語

7 シリーズおよび UltraScale アーキテクチャの場合、 Vivado デバッグ ハブは、FPGA デバイスの JTAG バウンダリスキャン (BSCAN) インターフェイスと、次のタイプのコアを含む Vivado デバッグ コアとの間のインターフェイスを提供します。

• ILA (Integrated Logic Analyzer)
• VIO (Virtual Input/Output)
• IBERT (Integrated Bit Error Ratio Test)
• JTAG-to-AXI
• メモリ IP
  重要: Vivado デバッグ ハブ コアをデザインにインスタンシエートすることはできません。これは opt_design の段階で Vivado により挿入されます。