注記: 次のセクションは、7 シリーズ、UltraScale、UltraScale+ の各デバイスを対象にしています。Versal デバッグ コアには AXI ベースのコネクティビティが使用されているので、このセクションのクロッキング ガイドラインの対象からは外れます。
Vivado ハードウェア マネージャーでは、JTAG インターフェイスを使用して Vivado デバッグ ハブ コアと通信することで、FPGA デバイスの JTAG バウンダリスキャン (BSCAN) インターフェイスと Vivado デバッグ コア間のインターフェイスが提供されています。
- JTAG クロック
- このクロックは JTAG バウンダリスキャン (BSCAN) インターフェイスの内部ステート マシン演算を同期します。通常は、ターゲット デバイスに接続した状態で Vivado ハードウェア マネージャーで JTAG クロック周波数を選択します。デザインにデバッグ コアが含まれる場合は、JTAG クロックがデバッグ ハブ クロックよりも 2.5 倍遅くなるようにします。
JTAG クロックの周波数を変更するには、Open New Hardware Target ウィザードまたは次の Tcl コマンドを使用します。
set_property PARAM.FREQUENCY 250000 [get_hw_targets */xilinx_tcf/Digilent/210203327962A] - Debug Hub Clock
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Vivado Debug Hub コアは、FPGA デバイスの JTAG バウンダリスキャン (BSCAN) インターフェイスと Vivado デバッグ コアとの間のインターフェイスを提供します。Vivado IDE では、デザイン内にデバッグ コアが検出されると、インプリメンテーション段階でデバッグ ハブ コアが自動的に挿入されます。デバッグ ハブ コアを駆動するクロックは、Vivado IDE のデザイン インプリメンテーション段階で自動的に選択されます。
JTAG クロックの速度は特に高周波数にする必要はないので、デバッグ ハブ コアのクロック周波数は約 100 MHz 以下にすることをお勧めします。
デバッグ ハブ クロックは、次の Tcl コマンドで変更できます。
connect_debug_port dbg_hub/clk [get_nets <clock net name>]注記: このコマンドは、デザインの合成後、インプリメンテーション前に実行する必要があります。また、デバッグ ハブ クロックの周波数は、次の Tcl コマンドで低くできます。
set_property C_CLK_INPUT_FREQ_HZ 200000000 [get_debug_cores dbg_hub] set_property C_ENABLE_CLK_DIVIDER true [get_debug_cores dbg_hub]注記: このコマンドは、デザインの合成後、インプリメンテーション前に実行する必要があります。これは、かなり高速なクロックのデザインに推奨されます。このコマンドを実行すると、デバッグ ハブ コア内に MMCM ベースのクロック分周器が含まれるようになり、クロック周波数を 100 MHz にできます。