Versal の境界ロジック インターフェイス (BLI) タイルは、XPIO ロジック リソースとプログラマブル ロジック (PL) の間を送受信される信号に使用可能な追加のレジスタ段です。BLI レジスタ段は、インターフェイスのタイミングの最適化に役立ちます。
BLI タイルは、場所によって複数サイトで使用できます。
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XPIO_NIBBLE
タイルの XPHY および XPIOLOGIC サイト。 - DDRMC
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CMT_XPLL
タイルの XPLL サイト。 -
CMT_DPLL
タイルの DPLL サイト。 -
CLK_REBUF_BUFGS_HSR_CORE
タイルの BUFGCE サイト。 -
CMT_MMCM
タイルの MMCM サイト。
BLI は、使用する各サイト タイプに位置が正確に揃えられるため、DFX フローでは BLI が Pblock の範囲のタイルに基づいて自動的に取り込まれます。次に、BLI 範囲をリコンフィギャラブル Pblock に追加する際の規則をいくつか示します。
- BLI タイルは、Pblock の範囲に上記のタイルが追加されていなくても、リコンフィギャラブル Pblock の範囲に個別に追加できます。
- XPIO タイルが RP に指定されている場合、接続されている BLI は配置フットプリントに含まれます。
- BUFG、MMCM などのクロックリソースがリコンフィギャラブル Pblock に指定されている場合、接続されている BLI が自動的に配置フットプリントに含まれます。
- AIE_PL または AIE_NOC サイトがリコンフィギャラブル Pblock に指定されている場合、接続されている BLI は自動的に RP Pblock 範囲に含まれます。
- 競合があるために BLI の自動取り込みが実行できない場合は、DRC でレポートされます。これは、異なるリコンフィギャラブル パーティションに含まれる 2 つのタイルが同じ BLI を使用しようとしている場合に発生します。DRC メッセージには、競合を回避するために該当するタイルを Pblock から削除するよう表示されます。
図 1. BLI の共有とフロアプランのアライメント
上の図では、rp2rm1 の BLI (赤のマーク) が rp2rm1 の XPIO (緑のマーク) と rp1rm1
の DDRMC (ピンクのマーク) に直接接続されています。黄色のハイライトは、これらのタイルへの直接接続がある BLI のノードを示します。BLI が 2 つの異なる RP のタイルで共有されているため、DRC のメッセージが表示されます。これを解決するには、共有するタイルの 1 つを削除して 2 つの独立した RP で同じ BLI を駆動しないようにします。
タイルのサイトを削除するには、次のコマンドを使用します。
resize_pblock -remove pblock_rp2rm1 [get_sites -of [get_tiles XPIO_NIBBLE_SC_X78Y0]]