Zynq-7000 および Zynq UltraScale+ MPSoC デバイスのプログラマブル ロジック (PL) の主なコンフィギュレーション メカニズムは、プロセッシング システム (PS) を介したもので、PCAP にビットストリームが配布されます。これが、パーシャル リコンフィギュレーションの最も一般的なメカニズムです。PR Controller IP またはカスタム デザインのコントローラー モジュールを介してパーシャル リコンフィギュレーションを PL 内で完全に管理するため、FPGA デバイスの場合と同様に、パーシャル ビットストリームも ICAP に配布できます。
PCAP と ICAP を同時に使用することはできません。ICAP と PCAP を切り替えることは可能ですが、インターフェイスを変更する前に、コマンドまたはデータが送信または受信中でないことを確認する必要があります。この確認を怠ると、予期せぬ動作が発生する可能性があります。
Zynq-7000 デバイスで ICAP をイネーブルにするには、制御レジスタ (devc.CTRL) のビット 27 (PCAP_PR) を設定します。このビットは、PL リコンフィギュレーションに対して ICAP または PCAP を選択します。デフォルトは PCAP (1) ですが、このコンフィギュレーション ポートをイネーブルにするため、ICAP (0) に変更できます。ビット 28 (PCAP_MODE) も 1 に設定する必要があります (1 がデフォルト値)。詳細は、
『Zynq-7000 SoC テクニカル リファレンス マニュアル』 (UG585) を参照してください。
Zynq UltraScale+ MPSoC デバイスで ICAP をイネーブルにするには、pcap_ctrl (CSU) レジスタの PCAP_PR フィールドを設定します。このビットは、PL リコンフィギュレーションに対して ICAP (または MCAP) あるいは PCAP を選択します。デフォルトは PCAP (1) ですが、このコンフィギュレーション ポートをイネーブルにするため、ICAP/MCAP (0) に変更できます。詳細は、
『Zynq UltraScale+ デバイス テクニカル リファレンス マニュアル』 (UG1085) および
『Zynq UltraScale+ デバイス レジスタ リファレンス』 (UG1087) を参照してください。
Zynq UltraScale+ MPSoC Xilfpga ライブラリは、Linux およびベアメタル アプリケーションのパーシャル BIT ファイルの配布をサポートします。今リリースでは、非セキュア ビットストリーム (暗号化または認証なし) のみがサポートされます。詳細および例は、Xilfpga Wiki ページ (http://www.wiki.xilinx.com/xilfpga) を参照してください。