Versal DFX デザインのデバッグ - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: Dynamic Function eXchange (UG909)

Document ID
UG909
Release Date
2022-06-07
Version
2022.1 日本語

Versal® デバイスは、ハードウェアでデザインをデバッグする機能をさらに多く備えています。たとえば、JTAG ベースのデバッグ、および GT トランシーバーまたは PCI™ -Express を使用する高速デバッグ プロトコル (HSDP) などです。Versal で DFX デザインをデバッグするには、追加の手順を実行して、スタティック領域とリコンフィギャラブル パーティションの両方に含まれる ILA、VIO などのデバッグ コアへの接続が問題ないようにする必要があります。どの DFX デザインでも、AXI Debug Hub IP をインスタンシエートして、デバッグ コアを含む可能性のあるスタティックおよびリコンフィギャラブル両方のパーティションそれぞれの中で Versal CIPS IP へ接続する必要があります。各デザイン パーティションにインスタンシエートされた AXI Debug Hub IP は、デバッグ フローで使用され、そのデザイン パーティションに含まれるすべてのデバッグ コア (ILA、VIOなど) への接続基盤となります。

リコンフィギャラブル パーティション内の AXI Debug Hub との通信には、スタティック RM バウンダリ内で NoC INI (Inter-NoC-Interconnect) を使用することをお勧めします。これが推奨されるのは、アイソレーションが NoC アーキテクチャに組み込まれているためです。
注記: PL ベースの DFX デカップラーを使用して RP 内の AXI Debug Hub にアクセスするには、手動で設定する必要があります。詳細はザイリンクスまでお問い合わせください。