ザイリンクス FPGA および SoC の Dynamic Function eXchange (DFX) には、従来のソリューションにはない新しいデザイン要件があります。ボトムアップ合成および複数インプリメンテーションの両方が必要になるため、ソースおよび run の管理に新しい要件が設けられています。これらの要件は、 Vivado® Design Suite DFX プロジェクト フローで満たされます。
DFX フローは、プロジェクト モードで次の表に示す 2 つの設計手法を使用して実行できます。2 つのフローを混合することはできないので、ユース ケースとニーズに最適な方法を決定する必要があります。1 つは RTL 中心のソリューションで、もう 1 つはブロック デザイン中心のソリューションです。次の表に、これら 2 つの方法の違いを示します。
| RTL プロジェクト フロー | IP インテグレーター プロジェクト フロー | |
|---|---|---|
| アーキテクチャ サポート | すべてのアーキテクチャ (Versal には推奨されない) | すべてのアーキテクチャ |
| 最上位デザイン ソース | Verilog または VHDL | ブロック デザイン (RTL ラッパーを使用) |
| RM 内でサポートされるソース | IP、RTL、および EDIF | IP、BD、RTL、および EDIF |
| 設計アシスタンス、コネクション オートメーション | なし | あり |
両方のモードで同じ DFX ウィザードと関連のデザイン run が使用され、それぞれ一貫したデザイン ルール チェックと保護機能が使用されます。Versal デバイスをターゲットにしている場合、および RM 内にブロック デザインを含める必要がある場合は、IP インテグレーター フローを使用するのが最適です。それ以外の場合は、どちらの方法も有効です。