デザイン条件 - 2022.1 日本語

コンポーネント タイプによって、リコンフィギュレーション可能なものとそうでないものがあります。

• 7 シリーズ デバイスでは、コンポーネントの規則は次のとおりです。
  • リコンフィギュレーション可能なリソースには、CLB、ブロック RAM、DSP コンポーネント、配線リソースなどがあります。
  • 次のクロックおよびクロック調整ロジックはリコンフィギュレーション不可能なので、スタティック領域に配置する必要があります。
    • BUFG、BUFR、MMCM、PLL などのコンポーネント
  • 次のコンポーネントはリコンフィギュレーション不可能なので、スタティック領域に配置する必要があります。
    • I/O および I/O 関連のコンポーネント (ISERDES、OSERDES、IDELAYCTRL)
    • シリアル トランシーバー (MGT) および関連のコンポーネント
    • アーキテクチャ機能コンポーネント (BSCAN、STARTUP、ICAP、XADC など)
• UltraScale および UltraScale+ デバイスでは、より多くのコンポーネント タイプをリコンフィギュレーション可能です。
  • CLB、ブロック RAM、DSP コンポーネント、配線リソース
  • クロックおよびクロック調整ロジック (BUFG、MMCM、PLL などのコンポーネント)
  • I/O および I/O 関連のコンポーネント (ISERDES、OSERDES、IDELAYCTRL)
    注記: I/O コンポーネントの変更タイプは制限されます。詳細は、I/O 規則を参照してください。
  • シリアル トランシーバー (MGT) および関連のコンポーネント
  • PCIe、CMAC、Interlaken、および SYSMON ブロック
  • これらの新しいコンポーネントは、特定の規則に従う必要があります。たとえば、I/O のパーシャル リコンフィギュレーションでは、バンク全体とそのフレームに含まれるすべてのクロック リソースを一緒にリコンフィギュレーションする必要があります。
  • BSCAN、STARTUP、ICAP、FRAME_ECC などのコンフィギュレーション コンポーネントのみをデザインのスタティック部分に配置する必要があります。
• Versal デバイスでは、UltraScale+ でサポートされているプログラマブル ロジックのすべてのエレメントに加え、ネットワーク オン チップ (NoC) もダイナミックにリコンフィギュレーションできます。 
• RP へのグローバル クロック リソースの配置は、デバイスおよびこれらの RP で使用されるクロック領域によって制限されます。
• IP をインプリメントするのに使用されるコンポーネントまたは IP で必要な接続によって、IP の制限が発生する場合があります。次に例を示します。
  • Vivado デバッグ コア (RM 内でのデバッグ コアの使用についてはVivado デバッグ コアの使用を参照)
  • エンベデッド グローバル バッファーまたは I/O を含む IP モジュール (7 シリーズのみ)
  • メモリ IP コントローラー (MMCM および BSCAN)
• RM は、リコンフィギュレーション後に既知の状態から開始するよう初期化する必要があります。7 シリーズを除くすべてのデバイスでは、DFX が完了すると GSR が自動的に適用されます。7 シリーズ デバイスでは、Pblock 要件が満たされていれば、RESET_AFTER_RECONFIG プロパティを使用して GSR をオンにできます。
• パーシャル リコンフィギュレーション中にリコンフィギャラブル領域とスタティック部分の接続を解除するには、デカップリング ロジックをお勧めします。
  • GSR イベントが発生すると、コンフィギュレーションが完了するまで RM 内のすべてのロジックがリセットに保持されます。ただし、RM 出力はランダムになるので、すべてのダウンストリーム ロジックを分離する必要があります。7 シリーズで RESET_AFTER_RECONFIG を使用しない場合、リコンフィギュレーション中に誤ったデータがキャプチャされないようにするため (メモリへの誤った書き込みなど)、クロックおよび入力の追加の分離が必要な場合があります。
  • Vivado Design Suite には、Partial Reconfiguration Decoupler IP が含まれます。この IP を使用すると、MUX を挿入して AXI4-Lite、AXI4-Stream、およびカスタム インターフェイスを効率的に分離できます。PR Decoupler IP の詳細は、ザイリンクス ウェブサイトを参照してください。
• RP は Pblock を使用してフロアプランする必要があるので、モジュールは物理的に隔離でき、タイミングを満たすことができるブロックである必要があります。モジュールが完成したら、このデザインを DFX でない通常のフローで実行し、配置、配線、およびタイミング結果の初期評価を実行することをお勧めします。DFX 以外のフローで問題が発生する場合は、DFX フローに移行する前に解決しておく必要があります。
• RP のインターフェイスをできるだけ最適化します。RP のインターフェイス ピンの数が多すぎると、タイミングおよび配線の問題が発生することがあります。これは、パーティション ピンが密集して配置されている場合に特に問題となります。これは、次の 2 つの理由で発生します。
  1. パーティション ピンの数に対して RP Pblock が小さい。
  2. スタティック接続のため、すべてのパーティション ピンが小さなエリアに配置されている。

  DFX を設計およびフロアプランする際は、RP インターフェイスを考慮してください。

• Virtex-7 SSI デバイス (7V2000T、7VX1140T、7VH870T、7VH580T) には、次の 2 つの基本的な要件があります。これらの要件は次のとおりです。
  • リコンフィギャラブル領域は、完全に 1 つの SLR に含まれている必要があります。これにより、グローバル リセット イベントが RM 内のすべてのエレメントで正しく同期するようになり、すべての SLL (Super Long Line) がデザインのスタティック部分に含まれます。SLL はパーシャル リコンフィギュレーションできません。
  • 7 シリーズ SSI デバイスの初期コンフィギュレーションを SPIx1 インターフェイスを介して実行する場合は、RP のある SLR の ICAP か、JTAG などの外部ポートに、パーシャル ビットストリームを配布する必要があります。初期コンフィギュレーションをほかのコンフィギュレーション ポートを介して実行した場合は、マスター ICAP をパーシャル ビットストリームの配布ポートとして使用できます。
• UltraScale デバイスには、パーシャル リコンフィギュレーション イベントに関して新たな要件があります。新しい RM のパーシャル ビットストリームを読み込む前に、現在の RM をクリアして、リコンフィギュレーションの準備をする必要があります。UltraScale+ デバイスにはこの制限はありません。詳細は、UltraScale デバイスでの BIT ファイルのサマリ を参照してください。
• パーシャル ビットストリームの専用暗号化は、ネイティブでサポートされています。UltraScale デバイスでサポートされていないユース ケースは、既知の制限 を参照してください。
• デバイスでフレームごとの CRC チェック機構を write_bitstream を使用してイネーブルにでき、各フレームを読み込む前に検証できます。
• DFX の境界を越える最適化は、インプリメンテーション ツールで禁止されています。DFX デザインの WNS パスは、RP の境界をまたぐファンアウトの大きい制御/リセット信号であることがよくあります。RP の境界をまたぐファンアウトの大きい信号は、ドライバーを複製できないので避けてください。ツールで最適化/複製が柔軟に実行されるようにするため、次を考慮してください。
  • RP の入力では、RP の境界をまたぐ信号をシングル ファンアウト ネットにし、ファンアウトの前に RM 内で信号にレジスタを付けます。これは、RM 内で必要に応じて複製するか、グローバル リソースに配置できます。
  • 出力でも同様に、DFX の境界をまたぐ信号をシングル ファンアウト ネットにします。複製/最適化のため、ファンアウトの前にスタティックで信号にレジスタを付けます。
• ザイリンクスでは、複数の RP を含むデザインでは 2 つの RP 間を直接接続しないようにすることをお勧めします。これには、非同期のスタティック ロジック (スタティックでレジスタが付いていない) を通過する接続も含まれます。2 つの RP 間に直接接続がある場合は、スタティック タイミング解析で可能なすべてのコンフィギュレーションを検証し、これらのインターフェイスでタイミングが満たされることを確実にする必要があります。これを 1 人のユーザーが所持して管理する閉じたシステムで実行することは可能ですが、異なる RM を複数のユーザーで開発するデザインで検証することは不可能な場合があります。スタティック部分に同期エンドポイントを追加することにより、RM がインプリメントされたコンフィギュレーションでタイミングが満たされれば、どのコンフィギュレーションでもタイミングが満たされるようになります。

Dynamic Function eXchange はザイリンクス デバイスの高度な機能であり、シリコンおよびツールの性能を理解しておくことが成功の鍵となります。開発プロセスでは、トレードオフを理解および考慮する必要がありますが、最終的には FPGA デザインのより柔軟性なインプリメンテーションを達成できます。