パーシャル ビットストリームは、あらかじめ定義されているデバイス領域の機能を置き換えるため、標準デバイス操作中に配布されます。これらのビットストリームの構造はフル ビットストリームのものと同じですが、デバイスの特定エリアをプログラムするため特定アドレス セットに限定されています。フレームごとの CRC チェック (ビットストリーム インテグリティのため) や自動初期化 (領域が既知のステートで始まるようにするため) などの専用 DFX 機能が利用でき、また暗号化や圧縮などのフル ビットストリーム機能も利用できます。
パーシャル ビットストリームのサイズは、リコンフィギュレーションする領域のサイズに直接比例しています。たとえば、RP がデバイス リソースの 20% を占めている場合、パーシャル ビットストリームはフル ビットストリームの約 20% になります。
パーシャル ビットストリームは完全自己完結型であるため、適切なコンフィギュレーション ポートに配布されます。フル コンフィギュレーション ビットストリームの場合と同じように、アドレス指定、ヘッダー、フッターのすべての詳細がこれらのビットストリームに含まれています。パーシャル ビットストリームは、JTAG やスレーブ シリアル、スレーブ SelectMap などの外部非コンフィギュレーション モードで FPGA に配布されます。初回コンフィギュレーション アクセスには、ICAP (すべてのデバイス)、PCAP (Zynq-7000 SoC デバイス)、および MCAP (PCIe を介した UltraScale および UltraScale+ デバイス) が含まれます。
パーシャル ビットストリームは、write_bitstream
が DFX コンフィギュレーションで実行されると、自動的に作成されます。各パーシャル ビットストリームのファイル名は、最上位デザイン名に RP の Pblock 名と _partial
が追加されたものになります。たとえば、フル デザイン BIT ファイル top_first.bit の場合、パーシャル BIT ファイルの名前は top_first_pblock_red_partial.bit になります。
Pblock インスタンス内に含まれている RM に関係なく Pblock インスタンスは常に同じなので、わかりやすい基本コンフィギュレーション名を使用するか、またはどのモジュールなのかを明確にするためパーシャル BIT ファイルの名前を変更することを推奨します。
パーシャル BIT ファイルのダウンロード
パーシャル リコンフィギュレーションされる FPGA は、パーシャル BIT ファイルの読み込み中、ユーザー モードです。これにより、RP が変更されている間、FPGA ロジックのリコンフィギュレーションされない部分は動作し続けることができます。パーシャル ビットストリーム にこのプロセスを示します。
パーシャル BIT ファイルには簡略化されたヘッダーが含まれており、FPGA をユーザー モードにするスタートアップ シーケンスはありません。BIT ファイルには、デフォルト設定ではフレーム アドレスとコンフィギュレーション データ、および最終チェックサム値がのみが含まれます。必要に応じて、ビットストリームのインテグリティ チェック用に追加の CRC チェックを挿入できます。
リコンフィギュレーション後にリセットを適用する機能を使用している場合、リコンフィギュレーションが開始したときに DONE ピンが Low になり、パーシャル リコンフィギュレーションが正しく完了すると High になります。パーシャル ビットストリームは、内部で監視することもできます。
リコンフィギュレーション後にリセットを適用する機能を使用していない場合、コンフィギュレーションがいつ完了したかを知るためデータを監視する必要があります。パーシャル BIT ファイルの最後には DESYNCH ワード (0000000D) があり、コンフィギュレーション エンジンに BIT ファイルの送信が完了したことを示します。このワードは、一連のパディング NO OP コマンドの後に挿入されており、DESYNCH に到達したときにはすべてのコンフィギュレーション データがデバイス全体のターゲット フレームに既に送信されていることになります。パーシャル BIT ファイル全体がコンフィギュレーション ポートに送信されたら、リコンフィギュレーションされた領域をアクティブにできます。