現在のリリースではまだ開発されていない、またはサポートされていない機能があります。その一部を次に示します。
- Pblock の範囲を選択して RP のサイズおよび形状を定義する際、7 シリーズまたは Zynq-7000 デバイスの場合は、CLOCKREGION リソース タイプを使用しないでください。Pblock の範囲には、SLICE、RAMB18、RAMB36、および DSP48 リソース タイプのみを含めます。
- RP 内で Vivado デバッグ コアの挿入機能を使用しないでください。このフローでは、BSCAN プリミティブを含むデバッグ ハブが挿入されますが、これはリコンフィギャラブル ビットストリーム内では許容されません。Vivado Debug コアをインスタンシエートするか IP 内に含めると、Vivado デバッグ コアの使用 に説明するようにデバッグ コアを推論できるようになります。
- Soft Error Mitigation (SEM) IP コアは、モノリシック デバイスの DFX でサポートされます。UltraScale デバイスでは、SSI デバイスに Dynamic Function eXchange を使用する場合は SEM IP コアはサポートされません。UltraScale+ デバイスでは、SSI デバイスに DFX を使用する場合に SEM IP コアがサポートされます。DFX デザインでの SEM IP の使用に関する詳細は、 『モノリシック デバイスでの Soft Error Mitigation IP およびパーシャル リコンフィギュレーションのデモ』 (XAPP1261) を参照してください。
- 7 シリーズおよび UltraScale デバイスでは、パーシャル ビットストリームがコンフィギュレーション エンジンに入るとクロックが停止するので、STARTUP プリミティブでパーシャル ビットストリームの読み込みがサポートされません。AXI SPI IP や AXI EMC IP などの IP は、外部フラッシュからクロック供給したりパーシャル ビットストリームを配布したりする目的で STARTUP プリミティブを使用するよう設定しないでください。これらのアーキテクチャの場合、パーシャル ビットストリームが BPI または SPI フラッシュに格納されることがありますが、ICAP にシフトされるよりも前に DDR メモリまたは別のロケーションに移動する必要があります。
- 暗号化に関する 2 つのユース ケースは、UltraScale および UltraScale+ デバイスの新しい機能を使用する場合はサポートされません。
- 初期コンフィギュレーションに RSA 認証を選択した場合は、暗号化パーシャル リコンフィギュレーションはサポートされません。FPGA では、パーシャル ビットストリームの RSA 認証はサポートされません。
- 初期コンフィギュレーション ビットストリームで eFUSE または BBRAM に格納されている難読化 AES-256 キーを使用する場合は、暗号化パーシャル ビットストリームでも同じ難読化キーを使用する必要があります。初期化ビットストリームと異なるキーを使用する暗号化パーシャル ビットストリームはサポートされません。
これらどちらの場合でも、暗号化されていないパーシャル ビットストリームを ICAP に転送してデバイスをパーシャル リコンフィギュレーションできます。
- 7 シリーズ、UltraScale、または UltraScale+ デバイスでは、ビットストリーム圧縮およびフレームごとの CRC チェックはパーシャル ビットストリームでは同時にイネーブルにできません。
-
update_designコマンドでは、通常-cellsオプションで複数のターゲットを指定できますが、PR デザインにこのコマンドを使用 (-black_boxまたは-buffer_portsを付けて使用) する場合は、一度に 1 つのセル (RP) を指定します。より多くの RP に対して実行する場合は、update_designを複数回呼び出す必要があります。 - RM 境界を超えるカスケードされたグローバル クロッキング バッファーは、サポートされるユース ケースではないので、問題なく配線されるとは限りません。カスケードされた BUFG の使用が避けられない場合は、スタティックまたは RP のいずれかに両方を保持することをお勧めします。
- すべての RP ポートは、厳密に入力か出力のいずれかの方向にする必要があります。inout 型のポートはサポートされません。