Vivado ILA コアを使用した JTAG-AXI トランザクションのデバッグ - 2022.1 日本語

Vivado Design Suite チュートリアル: プログラムおよびデバッグ (UG936)

Document ID
UG936
Release Date
2022-05-20
Version
2022.1 日本語

この演習では、ILA コアのアドバンスド トリガーおよびキャプチャ機能を使用して、ILA コアを JTAG to AXI Master IP コアのサンプル デザインに挿入する方法を説明します。

JTAG to AXI Master IP コアとは

LogiCORE™ LogiCORE IP JTAG-AXI コアはカスタマイズ可能なコアで、AXI トランザクションを生成し、ランタイム時に AXI 信号を FPGA 内部に駆動できます。すべてのメモリ マップド AXI インターフェイス (AXI4-Stream を除く) および Lite プロトコルがサポートされ、パラメーターを使用して選択できます。AXI データ バスの幅はカスタマイズ可能です。この IP はどの AXI4-Lite またはメモリ マップド スレーブも直接駆動できます。また、マスターとしてインターコネクトに接続することも可能です。このコアにランタイムにアクセスするには、 Vivado® ロジック解析機能を使用する必要があります。

主な機能

  • AXI4 マスター インターフェイス
  • AXI4 および AXI4-Lite インターフェイスを選択するオプション
  • ユーザー制御可能な AXI リードおよびライト イネーブル
  • ユーザー制御可能な AXI データ幅 (32 および 64)
  • ハードウェアと対話するための Vivado ILA の Tcl コンソール インターフェイス

その他の資料

『JTAG to AXI Master LogiCORE IP 製品ガイド』 (PG174) を参照してください。