Vivado シリアル解析を使用したシリアル リンクのデバッグ - 2022.1 日本語

Vivado Design Suite チュートリアル: プログラムおよびデバッグ (UG936)

Document ID
UG936
Release Date
2022-05-20
Version
2022.1 日本語

シリアル I/O 解析機能は、デザインに含まれる IBERT デバッグ IP コアにアクセスするため使用されます。これは、高速シリアル I/O リンクでの問題をデバッグし検証する目的で使用されます。

シリアル I/O 解析には次の利点があります。

  • Vivado® IDE とのしっかりとした統合。
  • ネットリスト カスタマイズ/生成中、およびシリアル ハードウェア デバッグ中のスクリプト作成機能。
  • Vivado ILA (Integrated Logic Analyzer) との共通インターフェイス。

7 シリーズ FPGA GTX トランシーバー用のカスタマイズ可能な LogiCORE™ IP Integrated Bit Error Ratio Tester (IBERT) コアは、GTX トランシーバーを評価および監視するために設計されています。このコアには、FPGA にインプリメントされるパターン ジェネレーターおよびパターン チェッカーが含まれています。またこのコアにより、ポート、および GTX トランシーバーのダイナミック リコンフィギュレーション ポート属性へのアクセスが提供されます。通信ロジックも含まれ、JTAG を介して時間割でデザインを実行できます。

このチュートリアルでは、次のことを学びます。
  • Vivado ツールを使用して、Integrated Bit Error Ratio Tester (IBERT) コア デザインを作成、カスタマイズ、生成します。
  • デザインでシリアル I/O 解析を使用します。ターゲットの KC705 ボードへ接続し、デバイスをコンフィギュレーションして、IBERT/Transceiver IP コアにアクセスします。
  • IBERT スイープ プロット GUI 機能を使用したトランシーバー チャネルを最適化し、データをプロットするためのスイープ テストを実行します。