デザイン ファイル - 2022.1 日本語

Vivado Design Suite チュートリアル: プログラムおよびデバッグ (UG936)

Document ID
UG936
Release Date
2022-05-20
Version
2022.1 日本語
  1. C: ドライブに /Vivado_Debug という名前のフォルダーを作成します。
  2. ザイリンクス ウェブサイトからリファレンス デザイン ファイルをダウンロードします。
    注意:
    チュートリアルおよびデザイン ファイルは、次のソフトウェア リリースまでにアップデートされたり、変更されたりする可能性があります。最新版のファイルはザイリンクス ウェブサイトからダウンロードできます。
  3. チュートリアルのソース ファイルを解凍して /Vivado_Debug フォルダーに抽出します。演習は 6 つあり、それぞれに異なるデザイン デバッグ方法を使用します。この中から適切な演習を選択し、手順に沿って演習を完了します。
演習 1
HDL および合成後ネットリスト (ネットリスト挿入方法) でデバッグ用のネットを指定する手順を説明します。必須ファイルは次のとおりです。
  • debounce.vhd
  • fsm.vhd
  • sinegen.vhd
  • sinegen_demo.vhd
  • sine_high/sine_high.xci
  • sine_low/sine_low.xci
  • sine_mid/sine_mid.xci
  • sinegen_demo_kc705.xdc
演習 2
ソースの HDL でデバッグ用のネットを指定し (HDL インスタンシエーション方法)、HDL で ILA コアをインスタンシエートする方法を説明します。必須ファイルは次のとおりです。
  • debounce.vhd
  • fsm.vhd
  • sinegen.vhd
  • sinegen_demo_inst.vhd
  • ila_0/ila_0.xci
  • sine_high/sine_high.xci
  • sine_low/sine_low.xci
  • sine_mid/sine_mid.xci
  • sinegen_demo_kc705.xdc
演習 3
ハードウェアに物理的にアクセスできなくても、VIO コアを使用してデザインをテストできます。この演習では、VIO コアをデザインの I/O に接続するため、VIO コアのインスタンシエーションおよびカスタマイズの手順を説明します。必須ファイルは次のとおりです。
  • debounce.vhd
  • fsm.vhd
  • sinegen.vhd
  • sinegen_demo_inst_vio.vhd
  • sine_high/sine_high.xci
  • sine_low/sine_low.xci
  • sine_mid/sine_mid.xci
  • ila_0/ila_0.xci
  • sinegen_demo_kc705.xdc
演習 4
サードパーティの合成ツールでもデバッグ用にネットを指定できます。その場合は、その合成ツールの指示子を使用します。この演習では、Synplify でデバッグ用のネットを指定し、そこから先のデバッグを Vivado® を使用して実行する手順を説明します。必須ファイルは次のとおりです。
  • debounce.vhd
  • fsm.vhd
  • sign_high.dcp
  • sign_low.dcp
  • sine_mid.dcp
  • sine_high.xci
  • sine_low.xci
  • sine_mid.xci
  • sinegen.edn
  • sinegen_synplify.vhd
  • synplify_1.sdc
  • synplify_1.fdc
  • sinegen_demo_kc705.xdc
演習 5
演習 1、2、3、4 で作成したデザインを KC705 ボードに読み込みます。
演習 6
ECO フローを使用してデバッグ プローブを置き換え、インプリメンテーション後のデバッグを改善します。
演習 7
デバッグ フローを高速化するため、インクリメンタル コンパイル フローを使用します。以前のインプリメンテーション run の結果を使用するこのフローでは、デバッグの変更を加えてからインプリメンテーションを再実行できます。
演習 8
Vivado シリアル I/O 解析を使用して高速シリアル I/O リンクをデバッグします。この演習では、Vivado IP サンプル デザインが使用されます。
演習 9
Vivado ILA コアを使用して JTAG-AXI トランザクションをデバッグします。この演習では、Vivado IP サンプル デザインが使用されます。
演習 10
IBERT UltraScale+ PS-GTR トランシーバーを使用して、 Zynq® UltraScale+™ MPSoC デバイスで PS-GTR トランシーバーを評価および監視します。この演習は完全にソフトウェア ベースで、プログラマブル ロジック (PL) のない Zynq UltraScale+ MPSoC デバイスのプロセッシング システム (PS) 側を設定およびテストします。