手順 1: Synplify Pro プロジェクトの作成 - 2022.1 日本語

Vivado Design Suite チュートリアル: プログラムおよびデバッグ (UG936)

Document ID
UG936
Release Date
2022-05-20
Version
2022.1 日本語
  1. Synplify Pro を起動し、File > New をクリックします。
  2. 次の図のように、[File Type] を Project File (Project) に設定します。
  3. [New File Name] に「synplify_1」と入力します。
  4. OK をクリックします。

  5. 新しくディレクトリを作成するよう促すダイアログ ボックスが表示された場合は、OK をクリックします。

  6. 次の図のように、Synplify Pro のウィンドウの左側で Add File をクリックします。

  7. [Add Files to Project] ダイアログ ボックスで [Files of Type] を [HDL Files] に変更します。C:\Vivado_Debug\src\lab4 を参照します。ここに、この演習に必要な VHDL ソース ファイルがすべて表示されています。Ctrl キーを押しながら次の 3 つのファイルを選択します。
    • debounce.vhd
    • fsm.vhd
    • sinegen_demo.vhd
  8. Add をクリックします。

  9. 同じダイアログ ボックスで [Files of Type] を [Constraints Files] に変更します。これで synplify_1.sdc ファイルが表示されます。次の図のように、ファイルを選択して Add をクリックします。

  10. 同じダイアログ ボックスで [Files of Type] を [FPGA Constraint Files] に変更します。これで synplify_1.fdc ファイルが表示されます。次の図のように、ファイルを選択して Add をクリックします。OK をクリックします。

  11. 次に、インプリメンテーションのオプションを設定する必要があります。
  12. 次の図のように、Synplify Pro のウィンドウで Implementation Options をクリックします。

  13. 次の図のように [Implementation Options] ダイアログ ボックスが開きます。[Device] タブで [Technology] を [Xilinx Kintex7] に、[Part] を [XC7K325T] に、[Package] を [FFG900]、[Speed] を [-2] を設定します。その他のオプションはすべてデフォルトのままにしておきます。OK をクリックします。

  14. HDL ファイルに属性を設定して、デバッグする必要のあるネット名を保持する必要があります。これらの属性は既に、このチュートリアルの sinegen_demo.vhd ファイルに設定されています。sinegen_demo.vhd ファイルを開き、次の行を確認します。

  15. singen_demo.vhd ファイルからのコードの抜粋に示すように、デバッグ用に信号を指定するため、ソースの HDL ファイルで MARK_DEBUG 属性を指定することもできます。

  16. synplify_1.sdc ファイルには、ピン位置、I/O 規格、クロック定義など、さまざまな種類の制約が含まれています。synplify_1.fdc ファイルには、コンパイラの指示子が含まれています。デバッグ用に指定されたネットの位置がこちらです。次の図に、デバッグ用に選択された属性およびネットが示されています。

    上記の制約では、syn_black_box 属性を使用して sinegen がブラック ボックスとして定義されています。また、このブロックの I/O が最適化により削除されないように、syn_no_prune 属性が使用されています。最後に、 Vivado® IDE でさらにデバッグするため、sine[20:0] および sel[1:0] の 2 つのネットが合成済みのデザインに表示されるように、この 2 つのネットに MARK_DEBUG 属性が割り当てられています。これらの属性についての詳細は、Synplify Pro のユーザー マニュアルおよび Synplify Pro のリファレンス マニュアルを参照してください。