このスクリプト用に、すべての RTL ソース ファイルをローカルのプロジェクト ディレクトにコピーします。
必要な HDL ファイルはすべて <extract_dir>/lab_3/sources にあるので、ディレクトリ全体を直接追加できます。
スクリプトに次の 2 行を追加します。
add_files -scan_for_includes ../Lab_3_4_sources/HDL
import_files
-scan_for_includes オプションは、Verilog ソース ファイルの `include 文をすべて検索し、その参照ファイルもソース ファイルとしてプロジェクトに追加します。デフォルトでは、`include ファイルは追加されません。
../Lab_3_4_sources を使用すると、Tcl スクリプトを実行しているディレクトリから相対的な場所にあるソース ファイルを参照します。project_run.tcl スクリプトは <extract_dir>/lab_3 ディレクトリに作成されているので、../Lab_3_4_sources フォルダーはその上のディレクトリにあります。
import_files コマンドは、ファイルをローカルのプロジェクト ディレクトリにコピーします。このケースのように、ファイルを指定しない場合は、現在のプロジェクトのソース セットで参照されているファイルが
Vivado® Design Suite によりインポートされます。ヒント:
import_files コマンドを使用してファイルをインポートせず、元のディレクトリからソース ファイルを参照することも可能です。