Vivado® Design Suite で配布される ザイリンクス IP では、 Vivado 合成ツールを使用した合成のみがサポートされます。ユーザー ロジックは、Synopsys® Synplify Pro や Mentor Graphics® Precision など、サポートされているサードパーティ合成ツールを使用して合成できます。
Vivado Design Suite では、カスタマイズされた各 IP に対し Verilog/VHDL スタブ ファイルが生成されますが、このファイルは、Vivado IP のブラック ボックスを推論するため、サードパーティ合成ツールで使用可能です。
Vivado では、デフォルトで合成済みの DCP が IP に対して生成されると、スタブ ファイルが自動的に生成されます。Vivado IP に接続するポートに I/O バッファーがサードパーティ合成ツールに挿入されないようにすることが重要なので、<ip_name>_stub.v には I/O バッファー挿入を防ぐ合成指示子が含まれています。
この演習では、Manage IP プロジェクトを使用して、サンプル デザインで使用される 2 つの IP を作成しカスタマイズします。
- サードパーティ合成ツールへアクセスせずに済むように、Synplify Pro で生成される EDIF が提供されています。
- インプリメンテーション中にデザインに制約を付けるため、ザイリンクス デザイン制約 (XDC) ファイルも 2 つ提供されています。
- IP を使用してシミュレーションを実行する方法を説明するため、オプションのステップも説明します。
- ネットリスト プロジェクトを作成し、サードパーティ合成ツールで生成されたネットリストと IP をまとめます。
- インプリメンテーション用にソースをまとめる非プロジェクト フローの使用方法を説明するスクリプトも提供されています。