合成を起動する前に、Vivado デバッグ ソリューションのデバッグ ハブを挿入する命名規則を確認します。
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mult.v を開き、その中のポート リストを確認します。
このポート リストには S_BSCAN_ から始まって、12 個のポートが含まれています。これらのポートは、デザインのスタティック部分とリコンフィギャラブル部分に挿入されているデバッグ ハブの接続に使用されます。これらのハブは自動的に挿入されます。ポート リストがこの命名規則に一致している限りは、接続は自動的に実行されます。
注意:正しく推論するためには、正確なポート名を使用する必要があります。ポート名が少しでも違う場合、新しい信号名をデバッグ プロパティに割り当てるため、RTL ファイルのコメントにある属性を使用する必要があります。前段階で用意したデザインを Vivado IDE を開き、[Design Runs] ウィンドウを確認します。最上位デザイン合成 run (synth_1) および親インプリメンテーション run (impl_1) は「アクティブ」になっています。Flow Navigator での作業内容は、これらのアクティブな run に適用されるので、[Run Synthesis] または [Run Implementation] をクリックすると、これらの run だけが実行され、また、その完了に必要な OOC 合成 run まで実行されます。子インプリメンテーション run を選択し、右クリックして Launch Runs を選択すれば、フロー全体を実行できますが、ここでは合成を別に実行します。
- Flow Navigator で Run Synthesis をクリックします。合成が完了したら、Open Synthesized Design を選択します。
これで、すべての OOC モジュールが合成され、それから最上位の合成が実行されます。OOC モジュール (IP であってもなくても) を含んだデザインであればすべて、この同じように実行されます。
- 合成中に挿入されたインスタンスを確認するため、回路図を開きます。
最上位デザインに dbg_hub インスタンスが挿入されているのがわかります。その sl_* ポートが VIO デバッグ コアに最上位で接続されています。次に、その下にある my_math の階層に移動すると、別の dbg_hub インスタンスが挿入されていて、sl_* ポートがそのモジュールの ILA デバッグ コアに接続されています。この RM は乗算器で、これはアクティブな親 run の回路図ビューであることに注意してください。
図 1. mult RM 内に挿入された dbg_hub_1
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をクリックして、Vivado をフロアプランニング モードにします。[Netlist] ウィンドウで [my_math] インスタンスを右クリックし、 をクリックします。適当なときに Pblock を作成します。ダイアログ ボックスが表示されるので、「pblock_my_math」という名前をそのまま使用し、リソース タイプには、SLICE、DSP およびブロック RAM のみをオンにしておきます。図 2. math RP の Pblock を描画
選択した領域内に指定したタイプのリソースが足りない場合は、[Pblock Properties] の [Statics] タブに不足しているリソース タイプが赤く表示されます。適宜調整してから、フロアプランを保存します。各 RM には、ブロック RAM を必要とする ILA コアが 1 つ含まれていることを思い出してください。また、このデザインには制御セット数が多いので、必要な領域が予期以上に大きくなる可能性があります。エリアには CLB が最低 3000 個、ブロック RAM の列が 1 つあるぐらいがよいでしょう。
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をクリックして、DFX に特化したデザイン ルール チェックを実行します。時間を節約するには、Dynamic Function eXchange のチェック ボックスだけでなく、すべてのチェック ボックスをすべてオフにできます。OK をクリックして、実行します。図 3. DFX DRC の確認
エラーが表示された場合は、それを修正します。デバイスによっては、Pblock の質を改善する方法を提案するアドバイザリ メッセージが表示される可能性があります。
ヒント: DFX のデザイン ルール チェックを早い段階で、頻繁に実行します。 - ウィンドウ上部のツールバーで Save Constraints をクリックして、制約を保存します。