この手順では、RTL デザイン ソースに少しの変更を加えます。これらの変更により、ネットリストの再合成とデザインの再インプリメントが必要となります。
- [Sources] ウィンドウの [Hierarchy] タブで、arnd1 の下にある最上位 VHDL ファイル core_transform.vhdl をダブルクリックし、Vivado IDE テキスト エディターでファイルを開きます。
- 65 行目に進み、入力を
uRegとxRegに入れ替えます。次のコード例は、必要な変更を示しています。変更前 変更後 begin process (clk) begin if rising_edge(clk) then xStepReg <= xStep; uReg <= u; xReg <= x; end if; end process;begin process (clk) begin if rising_edge(clk) then xStepReg <= xStep; --uReg <= u; --xReg <= x; uReg <= x; xReg <= u; end if; end process; - テキスト エディターの [Save File] ツールバー ボタン
をクリックして変更を保存します。デザイン ソース ファイルを変更すると、次の図に示すように、[Design Runs] ウィンドウで run のステータスが [Complete] から [Out-of-date] に変わります。
