GUI 環境では、デザイン キャンバス内のブロック デザインの表示を見やすいように変更できます。[General] タブには、デザイン キャンバスに表示されるオブジェクトを制御するためのオプションが複数含まれます。
- [Show hierarchy navigation bar]
- このオプションをオンにすると、現在のブロック デザインに存在する階層ブロックがすべて表示されます。使用可能な階層を選択すると、その階層が別のブロック デザイン ビューで開きます。図 2. 階層ナビゲーション バーの表示
上記の図でハイライトされた階層を選択すると、その階層が別のブロック デザイン ビューで開きます。
図 3. 階層を別のブロック デザインで開く
- [Allow drag and drop of pinned objects]
- 移動したときにピンが特定の位置に固定されたままになっている場合でも、ブロック デザイン オブジェクトの配置を最適化できます。
- [Adjust pins to reduce jogs for connections]
- ネットの曲がった部分を削減するように、ブロック デザインのセルのピンが調整されます。たとえば、次の図は、このオプションを選択する前の IP 間のネット接続と、選択した後にセルでそのピンがどのように移動されてネットの配線が最適化されたかを示しています。図 4. 曲がった部分を減らすようにピンを調整
- [Move pins to avoid loops for connections]
- ピンをシンボルのいずれか側に移動して、ネット配線に存在する可能性のあるループバックがないようにできます。次の例は、このオプションを選択する前と後のネットを示します。図 5. ループバックがないようにピンを移動
- [Group Connections]
- このオプションは、
Match pin directionおよびMatch pin typeオプションを使用するとオンにできます。ブロック デザイン キャンバス内のネット配線がシンプルになるように、インターフェイスおよびピンがまとめられます。グループ名は、group_1、group_2 などのように自動的に付けられます。信号グループに含まれるピンを確認するには、グループ ピンを選択して [Pin Group Properties] ウィンドウを確認します。図 6. ピンのグループ化
- [Match pin direction]
- このオプションを
Group connectionsオプションと共にオンにすると、2 つの終点間で入力ピンが出力ピンに接続されます。 - [Match pin type]
- オンにすると (
Group connectionsオプションと一緒にオン)、クロック、リセット、割り込みなどの類似したピンのタイプ別にグループ分けされます。
- [Elide long text]
- オンにすると、セル インスタンスのピン/ポート名などの特定のオブジェクトのテキストが切り詰められます。次の例では、AXI Uartlite IP のインスタンスが
my_uartlite_with_really_long_name_abcdefghに、/axi_ethernet_0/mdioインターフェイス ピンに接続されたインターフェイス ポートがmdio_mdc_asdfasdfasdfasdfasdfasdfsadfsadfasdfasdfsdに変更されています。これら 2 つのオブジェクトは、次の図のように...rtlite_with_really_long_name_abcdefghおよび...sdfasdfasdfasdfasdfaに切り詰められます。図 7. 長いテキストの省略
- [Display function on output pins]
- Concat および Slice などの特定の IP の場合、連結されたり、取り除かれたバスのビットを表示しておくと便利なことがあります。このオプションをオンにすると、次の例に示すように、出力ピンに結果の関数が表示されます。
- [Evaluated functions on output pins]
- このオプションをオンにすると (
Display function on output pinsをオンにする必要あり)、評価される関数全体が表示されます。
Concat IP の出力ピンをイネーブルにして、連結値を表示します。たとえば、次の図では Concat IP ブロックが Multiplier IP を駆動するために使用されています。
図 8. Concat IP の例
mult_gen_0乗算器にはAおよびBというどちらも 16 ビット幅の入力が 2 つあります。Concat IP のxlconcat_0およびxlconcat_1インスタンスはdout[15:0]出力ピンに 16 ビット出力を駆動します。xlconcat_0インスタンスのdout[15:0]ピンは、In0_0[1:0]とIn1_0[13:0]の 2 つの入力を連結しています。この連結された値はxlconcat_0ブロックのdout[15:0]出力ピンに表示されます。同様に、xlconcat_1インスタンスの連結された値はdout[15:0]出力ピンに表示されます。注記: 評価済みの関数は、その出力ピンの接続がデスティネーション ピンに到達するまで出力ピンには表示できません。Slice IP の出力ピンをイネーブルにすると、バスから取り除かれたビットを確認できます。たとえば、次の例の場合、Slice IP ブロックが Adder/Subtractor IP の入力ピンを駆動するのに使用されています。
図 9. Slice IP の例
Adder/Subtractor IP の
c_addsub_0にはAおよびBというどちらも 16 ビット幅の入力が 2 つあります。Slice IP のxslice_0およびxslice_1インスタンスはDout[15:0]出力ピンに 16 ビット出力を駆動します。xslice_0インスタンスのdout[15:0]ピンは、32 ビットの入力バスDin0_0[31:0]から 16 ビット [ビット 15 ～ビット 0] を取り除きます。この取り除かれる値はxlslice_0ブロックのdout[15:0]の出力ピンに Dout=Din_1[15:0] と表示されます。同様に、xlslice_1インスタンスの取り除かれた後の出力である Dout=Din_0[17:2] はdout[15:0]出力ピンに表示されます。注記: 評価済みの関数は、その出力ピンの接続がデスティネーション ピンに到達するまで出力ピンには表示できません。 - [Show blocks without interfaces]
- このオプションをオンにすると、デザイン キャンバスのすべてのセル (またはブロック) が I/O にインターフェイス ピンがなくても表示されます。注記: オフにすると、インターフェイスのないブロックはブロック デザイン キャンバスに表示されなくなります。これは表示上のみの問題です。実際には、これらのブロックはブロック デザインに含まれたままで、表示をすっきりさせるためにブロック デザイン キャンバスに表示されなくなるだけです。
- [Show objects with no visible connections]
- ブロック デザイン キャンバスの次のオブジェクトを表示または非表示にします。
- ブロック
- サブブロック
- 外部ポート
- ブロック ピン