System ILA の検証 - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: IP インテグレーターを使用した IP サブシステムの設計 (UG994)

Document ID
UG994
Release Date
2022-04-20
Version
2022.1 日本語

ネットをデバッグ用にマークし、System ILA IP に接続したら、デザインを検証する必要があります。デザインの検証では、すべてのデバッグ ネットおよびそれらに関連付けられているクロックが System ILA に正しく接続されていることが確認されます。

[Validate Design] コマンドを実行すると、次のような警告メッセージが表示されます。

WARNING: [BD 41-1781] Updates have been made to one or more nets/interface connections marked for debug. Debug nets, which are already connected to System ILA IP core in the block-design, will be automatically available for debug in Hardware Manager. For unconnected Debug nets, please open synthesized design and use 'Set Up Debug' wizard to insert, modify or delete Debug Cores. Failure to do so could result in critical warnings and errors in the implementation flow.

設計アシスタンスを使用してデバッグ用にマークされたすべてのネットを System ILA コアに接続した場合は、この警告メッセージは無視しても問題ありません。[Validate Design] で表示されるエラーは、すべて調べて解決する必要があります。

デバッグ用にマークしたネットに System ILA に接続されていないものがある場合は、ネットリスト挿入フローを使用してこれらの信号を最上位デザインの ILA デバッグ コアに接続する必要があります。詳細は、ネットリスト挿入フローの使用を参照してください。

デバッグ用にマークされているネットおよび System ILA デバッグ コアに接続されているネットを確認するには、次の図に示すように [Block Design Options] スライドアウトの [Layers] ビューを使用します。詳細は、ブロック デザインでのレイヤーの表示を参照してください。

図 1. [Layers] ビューを使用してデバッグ用にマークされたネットおよび System ILA の接続を表示

ブロック デザインを検証したら、HDL ラッパーを作成し、最上位デザインの合成およびインプリメンテーションを実行します。ブロック デザインの最上位デザインへの統合を参照してください。

ヒント: Vivado ハードウェア マネージャーを使用した AXI インターフェイスのデバッグの詳細は、 『Vivado Design Suite ユーザー ガイド: プログラムおよびデバッグ』 (UG908)このセクションを参照してください。