Vitis プラットフォームを使用した Vivado/IP サブシステムの設計 - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: IP インテグレーターを使用した IP サブシステムの設計 (UG994)

Document ID
UG994
Release Date
2022-04-20
Version
2022.1 日本語

Vitis™ 統合ソフトウェア プラットフォームは、ザイリンクス FPGA、SoC、および Versal® ACAP でエンベデット ソフトウェアおよびアクセラレーション アプリケーションを開発するための環境です。Vitis ソフトウェア プラットフォームでは、アプリケーション実行環境はターゲット プラットフォームと呼ばれます。ターゲット プラットフォームは、ハードウェア コンポーネント (XSA) とソフトウェア コンポーネント (ドメイン、FSBL などのブート コンポーネントなど) を組み合わせたものです。

プラットフォームは、Vitis ツールを使用してハードウェアにインプリメントされたアプリケーションをターゲットとします。プラットフォームのハードウェア コンポーネントは、 Vivado® Design Suite および IP インテグレーターを使用して設計されます。ソフトウェア コンポーネントは、Vitis または PetaLinux ツール チェーンを使用して作成します。

この章では、IP インテグレーターを使用してプラットフォームのハードウェア コンポーネントを作成および設定するフローを説明します。IP インテグレーターを使用して作成したデザインには、Vitis 環境からのハードウェア関数への論理および物理インターフェイスが含まれます。プロセッサ、メモリ、およびすべての外部ボード インターフェイスは、ザイリンクス IP、カスタム IP、および RTL を組み合わせてコンフィギュレーションされます。これが、ハードウェア関数をプラットフォームで最適に実行するための論理ラッパーとなります。コンフィギュレーションおよびカスタマイズ オプションは多数あり、アクセラレーションされるハードウェア関数のタイプによって異なります。

エンベデッド プラットフォームの作成プロセスの詳細は、 『Vitis 統合ソフトウェア プラットフォーム資料: アプリケーション アクセラレーション開発』 (UG1393) の Vitis でのエンベデッド プラットフォームの作成 を参照してください。この章では、プラットフォームのハードウェア部分を作成するための Vivado の機能を説明します。