RTL 内核 - 2022.1 简体中文

Vitis 统一软件平台文档 应用加速开发 (UG1393)

Document ID
UG1393
Release Date
2022-05-25
Version
2022.1 简体中文

Vitis 应用加速开发流程中,来自 Vivado® Design Suite 的 RTL IP 可封装为内核(或已编译的赛灵思对象 (.xo) 文件),这些文件可链接至 FPGA 可执行文件 (.xclbin),前提是它们遵循 Vivado IP 封装准则以及 Vitis 编译器的系统链接相关要求。

PL 内核属性 中所述,RTL 内核可以是用户管理的内核,这类内核不遵循 XRT 执行控制要求,而是改为实现由现有 RTL 设计所指定的任意数量的可行控制方案。或者,RTL 内核可遵循 XRT 管理的内核所需的 ap_ctrl_chainap_ctrl_hs 控制协议要求。

RTL 内核支持硬件仿真构建和硬件构建,如 构建目标 中所述,但是原生形式的 RTL 内核不支持软件仿真。要支持软件仿真,您必须向封装的 RTL 内核添加 C 语言模型,如 将 C 语言模型添加到 RTL 内核 中所述。

以下章节描述了有关 Vitis 编译器将内核链接到系统时需遵循的内核接口要求。这些要求适用于所有软件可控制的内核和非软件控制内核。其中还描述了 XRT 管理的内核的控制要求以及所有其它要求。最后还描述了相关开发流程,以帮助您在 Vivado® Design Suite 中将 RTL IP 作为 RTL 内核进行封装,以供在 Vitis 环境内使用。