虽然“RTL Kernel”Wizard 能有助于封装 RTL 设计以供在 Vitis 核开发套件内使用,但仍应遵循 UltraFast 设计方法指南(适用于赛灵思 FPGA 和 SoC)(UG949) 提供的建议来设计底层的 RTL 内核。
除了遵循接口和封装要求外,设计内核时还应谨记下列性能目标:
虽然“RTL Kernel”Wizard 能有助于封装 RTL 设计以供在 Vitis 核开发套件内使用,但仍应遵循 UltraFast 设计方法指南(适用于赛灵思 FPGA 和 SoC)(UG949) 提供的建议来设计底层的 RTL 内核。
除了遵循接口和封装要求外,设计内核时还应谨记下列性能目标: