在 Vitis 技术中，目标平台是在添加任何定制逻辑或加速器之前实现到 FPGA 上的硬件设计。目标平台可定义 FPGA 的属性，它由两个区域组成：
- 静态区域，包含内核和器件管理逻辑。
- 动态区域，加速内核的定制逻辑即布局在此区域中。
下图显示了已应用目标平台的 FPGA。
图 1. 含 4 个 SLR 区域的 FPGA 上的目标平台
此处目标平台为无法修改的静态区域，其中包含操作 FPGA 所需的逻辑，以及在平台与动态区域之间进行数据传输所需的逻辑。静态区域（上图中显示为灰色）可能存在于单一 SLR 内，或者也可能跨多个 SLR（如上例所示）。静态区域包含：
- DDR 存储器接口控制器
- PCIe® 接口逻辑
- XDMA 逻辑
- 防火墙逻辑等
动态区域为上图中的白色区域。此区域包含目标平台的所有可重配置组件，并且所有加速器内核即布局在此区域内。
由于静态区域会耗用器件上的部分可用硬件资源，因此要在动态区域中实现的定制逻辑只能使用剩余资源。如上例所示，目标平台定义为 FPGA 上的全部 4 个 DDR 存储器接口均可供使用。这将需要在 DDR 接口中使用存储器控制器的资源。
如需了解在每个目标平台的动态区域内有多少逻辑可供实现，请参阅 Vitis 软件平台版本说明。在 修改内核布局 中也对此话题进行了阐述。