生成的 SystemVerilog 测试激励文件用于对 IP 工程示例进行仿真。此测试激励文件通过实践 RTL 内核来确保其正常执行运算。在此文件中会填充检查器函数来验证 add one 运算。
这个生成的测试激励文件可以用作验证内核功能的起点。它从控制寄存器写入/读取并多次执行内核，同时还包括简单的复位测试。它还可用于调试 AXI 问题、复位问题、多次迭代期间的错误以及内核功能。与硬件仿真相比，它对硬件极端情况执行更严格的测试，但不测试主机代码和内核之间的交互。
要运行仿真，请单击位于 GUI 左侧的（Vivado Flow Navigator > 运行仿真），然后选择Run Behavioral Simulation（运行行为仿真）。如果行为仿真按期望方式运行，则可运行综合后功能仿真来确保综合结果与行为模型匹配。